PipeCNN
PipeCNN 是一个基于 OpenCL 的 FPGA 卷积神经网络（CNN）加速器，专为大规模 CNN 推理任务设计。它利用流水线化的 CNN 计算核，在 FPGA 上实现高效、可扩展的硬件加速，兼顾性能与资源利用率。面对传统 RTL 设计周期长的问题，PipeCNN 采用高层次综合（HLS）方法，通过 C/C++ 或 OpenCL 编写算法并自动转换为硬件电路，显著提升开发效率。该工具同时支持 Intel OpenCL SDK 和 Xilinx Vitis 开发流程，已在多款主流 FPGA 开发板（如 Arria-10、ZCU102、U50 等）上验证运行，并提供 VGG-16 和 ResNet-50 的预量化模型及 ImageNet 分类演示。虽然其性能已不比当前最先进方案，但 PipeCNN 更侧重于提供一个完整、清晰的开源参考设计，适合 FPGA 与深度学习加速领域的研究人员、开发者或学生用于学习、教学或探索新型硬件加速架构。其核心亮点在于良好的可移植性、模块化设计以及对 OpenCL 跨平台特性的有效利用。
使用场景
某高校边缘计算实验室正在开发一套部署在无人机上的实时图像识别系统，需在功耗受限的嵌入式 FPGA 平台上高效运行 ResNet-50 模型进行目标分类。
没有 PipeCNN 时
- 团队需从零开始用 Verilog 编写 CNN 硬件加速器，开发周期长达数月，且难以复用。
- 缺乏对 OpenCL 的原生支持，无法直接利用已有的 C++ 算法代码，软硬件协同调试效率极低。
- 在 ZCU102 开发板上运行未优化的推理程序，吞吐量不足 5 FPS，无法满足实时性要求。
- 每次更换模型（如从 VGG-16 切换到 ResNet-50）都需要重新设计硬件架构，灵活性差。
- 团队成员需深入掌握 RTL 设计和 FPGA 布局布线细节，学习门槛高，阻碍算法研究人员参与。
使用 PipeCNN 后
- 直接基于 PipeCNN 提供的 OpenCL 内核，在几天内完成 ResNet-50 的部署，大幅缩短开发周期。
- 利用其预量化模型和配套 ModelZoo，无需手动转换权重，软硬件接口开箱即用。
- 在相同 ZCU102 板卡上，借助流水线化卷积核设计，推理速度提升至 22 FPS，满足实时识别需求。
- 通过调整 VEC_SIZE 和 LANE_NUM 等参数，轻松适配不同 CNN 模型，实现“一次开发、多模型部署”。
- 算法工程师可直接使用 C++/OpenCL 编写或修改逻辑，无需深入底层硬件细节，团队协作更高效。
PipeCNN 将 FPGA 上 CNN 加速器的开发从复杂的硬件工程转变为高效的算法驱动流程，显著降低边缘智能系统的落地门槛。
运行环境要求
- Linux
未说明
未说明
快速开始
PipeCNN
关于
PipeCNN 是一个基于 OpenCL 的 FPGA 加速器，用于大规模卷积神经网络（Convolutional Neural Networks, CNNs）。FPGA 社区中正兴起一种趋势：利用高层次综合（High Level Synthesis, HLS）工具来设计和实现 FPGA 上的定制电路。与基于寄存器传输级（RTL）的设计方法相比，HLS 工具通过将高级语言（如 C/C++）编写的算法自动综合为 RTL/硬件，显著加快了硬件开发周期。OpenCL™ 是一种开放且新兴的跨平台并行编程语言，可用于 GPU 和 FPGA 开发。本项目的主要目标是提供一种通用且高效的、基于 OpenCL 的 FPGA CNN 加速器设计方案。PipeCNN 采用 Pipelined CNN（流水线式 CNN）功能内核，以提升推理计算的吞吐量。我们的设计在性能和硬件资源方面均具备可扩展性，因此可部署于多种 FPGA 平台。PipeCNN 同时支持 Intel OpenCL SDK 和 Xilinx Vitis 的 FPGA 设计流程。
使用方法
首先，从 PipeCNN 自有的 ModelZoo 下载预训练的 CNN 模型、输入测试向量和黄金参考文件（具体说明位于每个项目文件夹内的 "data" 文件夹中）。将数据放置到正确的文件夹中。然后，使用提供的 Makefile 编译项目。编译完成后，只需输入以下命令即可运行 PipeCNN：
./run.exe conv.aocx
目前 ModelZoo 提供了以下网络的预量化模型：
- VGG-16
- ResNet-50
更多详细说明，请参阅 用户指南。
支持的工具
目前，我们使用 Intel OpenCL SDK 和 Xilinx Vitis 工具包来编译 OpenCL/HLS 代码，并在 FPGA 上实现生成的 RTL。
- Intel OpenCL SDK Pro v20.1
- Xilinx Vitis 2020.1
已测试的开发板
以下开发板已验证可正常工作：
- Terasic DE5a-net-ddr4（Arria-10 GX1150 FPGA）
- Intel Arria-10 开发套件（Arria-10 GX1150 FPGA）
- Xilinx U50 加速卡（VU35P FPGA）
- Xilinx ZCU102 开发板（ZU9EG FPGA）
- Xilinx ZC706 开发板（Zynq-7045 FPGA）
PipeCNN 也可能在其他 FPGA 开发板上运行，例如 Terasic 的 DE10-standard/DE10-nano、Intel 的 PAC 加速卡、Xilinx Ultra96-v2 开发板等。但由于时间和资源有限，我们尚未验证这些平台。如果您在其他 FPGA 板卡上成功运行 PipeCNN，欢迎与我们分享结果。
演示
现在您可以使用 PipeCNN 在 ImageNet 数据集上运行图像分类，并测量不同 CNN 模型的 top-1/top-5 准确率。
要运行此演示，首先在 Makefile 中设置 USE_OPENCV = 1。其次，下载 ImageNet 验证数据集，解压并将所有图片放入 "/data" 文件夹中。接着，在主机（host）代码中修改变量 "picture_file_path_head"，以指向正确的图像数据集路径。最后，重新编译主机程序并运行 PipeCNN。
下图展示了该演示在我们本地计算机上配合 DE5-net 开发板运行的情况。
性能表现
自本项目发布以来已过去四年。深度学习架构（Deep Learning Architecture, DLA）不断发展，许多新技术被提出以提升 DLA 的效率。PipeCNN 的性能已无法与当前最先进的设计相媲美。因此，本项目当前的目标是提供一个完整的设计方案，便于学习 DLA 并尝试新想法。
下表列出了我们在部分开发板上测得的性能与资源消耗参考数据。对于每种 FPGA 器件，用户需进行设计空间探索（调整硬件参数 VEC_SIZE、LANE_NUM 和 CONV_GP_SIZE_X），以找到能最大化吞吐量或最小化执行时间的最优配置。上述开发板的推荐硬件参数汇总见 此处。由于我们持续优化设计并更新代码，下表中的性能数据可能已过时，请使用最新版本获取准确数据。我们也欢迎其他厂商或研究人员提供在其他 FPGA 平台/开发板上的最新性能与资源消耗信息。
| 开发板 | 执行时间* | Batch Size | 消耗 DSP 数量 | 工作频率 |
|---|---|---|---|---|
| DE5a-net-ddr4 | -- | -- | -- | -- |
*注：以 ResNet-50 为基准测试模型，图像尺寸为 227x227x3。
引用
如果 PipeCNN 对您的研究有所帮助，请引用我们的工作：
Dong Wang, Ke Xu and Diankun Jiang, “PipeCNN: An OpenCL-Based Open-Source FPGA Accelerator for Convolution Neural Networks”, FPT 2017.
可通过架构级和算法级优化进一步提升 PipeCNN 的性能。以下列出几项基于 PipeCNN 的最新研究成果供参考：
- 通过引入一种对 OpenCL 友好的稀疏卷积算法提升吞吐量
Dong Wang, Ke Xu, Qun Jia and Soheil Ghiasi, “ABM-SpConv: A Novel Approach to FPGA-Based Acceleration of Convolutional Neural Network Inference”, DAC 2019.
贡献者
以下人员也为本项目做出了贡献：
Diankun Jiang、Ke Xu、Qun Jia、Jianjing An、Xiaoyun Wang、Shihang Fu、Zhihong Bai、Dezheng Zhang。
研究机会
我们的实验室正在寻找对 FPGA 上深度学习算法硬件加速器设计感兴趣且优秀的同学。如果您有兴趣，请发送电子邮件给我。
相关工作
还有其他 FPGA 加速器也采用了基于 HLS 的设计方案。以下列出一些杰出的工作。请注意，PipeCNN 是首个且唯一开源的项目 （￣︶￣）↗
- U. Aydonat, S. O'Connell, D. Capalija, A. C. Ling, and G. R. Chiu. "An OpenCL™ Deep Learning Accelerator on Arria 10," in Proc. FPGA 2017.
- N. Suda, V. Chandra, G. Dasika, A. Mohanty, Y. F. Ma, S. Vrudhula, J. S. Seo, and Y. Cao, "Throughput-Optimized OpenCL-based FPGA accelerator for large-scale convolutional neural networks," in Proc. FPGA 2016.
- C. Zhang, P. Li, G. Sun, Y. Guan, B. J. Xiao, and J. Cong, "Optimizing FPGA-based accelerator design for deep convolutional neural networks," in Proc. FPGA 2015.
常见问题
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